共计 5 篇文章

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2026

07-20

Yosys 学习笔记（四）：RTLIL 中 z 信号与三态门的处理

07-14

Yosys 学习笔记（三）：flatten 与 opt 如何联手把整个设计化成常量

07-13

Yosys 学习笔记（二）：从 process 到 MUX 和 ADFFE，读懂 proc 与 opt

07-12

Yosys 学习笔记（一）：从 Verilog 到 RTLIL，第一次看懂逻辑综合

2024

09-24

Chisel BlackBox 机制：引入外部 Verilog 模块